近日，台積電（TSMC）在美國加利福尼亞州聖克拉拉市舉辦的2023北美技術研討會上，介紹了先進半導體製造工藝的路線圖，包括了3nm和2nm製程節點的各種工藝。
據Wccftech報導，台積電今年將推出改進的N3E工藝，成本更低，有著更好的經濟效益，接下來會在3nm製程節點提供更廣泛的產品組合，包括N3P、N3X和N3AE，以滿足不同客戶的多樣化需求：
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N3P – 一種增強的3nm工藝，計劃在2024年下半年投產，在N3E基礎上有額外的提升，在相同功率下，速度可提高5%，或者降低5%-10%的功耗，密度為原來的1.04倍。
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N3X – 優先考慮HPC應用的性能和最高頻率， 與N3P相比，N3X在電壓同為1.2V的情況下，速度提高了5%，密度與N3P相同，將於2025年進入量產階段。
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N3AE – 意思是「Auto Early」，將在2023年推出，提供基於N3E的汽車工藝設計套件（PDK），並允許客戶在3nm製程節點上推出用於汽車應用的設計，從而在2025年推出完全符合汽車標準的N3A工藝。
目前台積電仍在穩步推進2nm製程節點的技術研發，將採用GAAFET（Gate-All-Around FET）架構電晶體，並在良品率和性能方面取得進展。台積電預計在2025年發布N2工藝，在相同功率下，速度相比N3E提高15%，或者降低30%的功耗，密度為原來的1.15倍。
台積電還在開發N4PRF，推進CMOS射頻技術的極限，預計將成為業界最先進的CMOS射頻技術，用於數字密集型射頻應用，比如Wi-Fi 7射頻系統晶片。與2021年推出的N6RF在相同速度下，邏輯密度增加77%，功耗降低45%。
來源：超能網
